本發明揭示一種方法，其包括：接收電路的功率分布網絡的描述；在所述功率分布網絡中界定至少一個ＤＣ超節點；接收所述電路的邏輯描述；和確定所述電路中的至少一個邏輯路徑。所述方法進一步包括反向遍歷所述至少一個邏輯路徑和確定所述至少一個邏輯路徑的...

本發明揭示一種處理系統和在所述處理系統內進行通信的方法。所述處理系統可包括：總線；存儲區域，其耦合到所述總線；和多個處理組件，其能夠經由所述總線訪問所述存儲區域，所述處理組件中的每一者經配置以通過經由所述總線同時請求對旗語位置的讀取操作...

本發明的實施例針對于一種用于減少芯片上系統中的傳送等待時間的方法和設備，所述芯片上系統包括總線主控器、總線受控器和仲裁器，其中所述總線主控器、總線受控器和仲裁器之間處于電連通。將請求從所述總線主控器傳輸到所述仲裁器，其中優先級信號與等待...

本發明提供一種同步執行由第一模塊產生且在第二模塊處執行的多個命令的方法，其中所述第一和第二模塊經由通信鏈路通信。所述方法包含在所述第一模塊處產生所述命令，經由所述鏈路將所述命令傳輸到所述第二模塊，和在所述第二模塊處將所述命令的執行時間與...

本發明揭示一種用于存儲器的命令執行優先權方案。所述優先權方案涉及用于在存儲器中存儲及檢索數據的系統及技術。命令隊列可用于接收多個命令，所述命令中的每一者均可請求訪問所述存儲器。命令選擇器可用于評估所述命令隊列中的命令塊，以從所述塊中選擇...

本發明揭示一種其中可調節存取速度的存儲器系統。所述存儲器系統可包括存儲器及存儲器控制器。所述存儲器控制器可經配置以產生多個控制信號來存取所述存儲器，且調節控制信號之間的定時，以根據與存儲器系統操作有關的參數來改變存儲器存取速度。

在流水線式處理器中，位于指令高速緩存之前的預解碼器計算ＰＣ－相對和絕對地址轉移指令的轉移目標地址（ＢＴＡ）。所述預解碼器將ＢＴＡ與轉移指令地址（ＢＩＡ）進行比較，以確定目標與指令是否位于相同的存儲器頁內。將對此進行指示的轉移目標相同頁（...

本發明揭示用于可控制地分派多個存儲器組的一部分作為高速緩沖存儲器的技術。為此目的，采用配置跟蹤器和組選擇器。所述配置跟蹤器對每一存儲器組是否將在高速緩沖存儲器中操作進行配置。所述組選擇器具有多個組分配函數。當接收到傳入地址時，所述組選擇...

一種集成電路包括多個電源域。各饋電電流開關電路（ＳＣＳＣ）跨每個電源域分布。當ＳＣＳＣ內一控制節點上呈現信號時，該ＳＣＳＣ將此電源域的局部饋電總線耦合到全局饋電總線。一啟用信號路徑延伸貫穿各ＳＣＳＣ，從而啟用信號可從控制節點至控制節點地...

本文提供了一種方法，該方法包括在設備模擬器（５００）上產生兩個模擬設備（５０２）。兩個模擬設備對應于物理設備。在設備模擬器（５０８）上加載至少一個性能擴展文件，至少一個性能擴展文件被應用于至少一個模擬設備。然后，有選擇地把應用程序（５１...

處理器中的一個或一個以上架構型寄存器是可寫入分段字的，且可將來自多個未調準的存儲器存取操作的數據直接匯集在架構型寄存器中，而不是首先將所述數據匯集在可寫入分段字的非架構型寄存器中且接著將其傳送到所述架構型寄存器。在通用寄存器文件利用寄存...

本發明提供一種包括條件轉移指令預測機構的處理器，所述條件轉移指令預測機構產生加權的轉移預測值。對于往往不如強加權預測精確的弱加權預測而言，通過停止指令預取來節約與推測性填充和后續沖洗高速緩存相關聯的功率。當在管道中已評估轉移條件且已知實...

一種處理器包含用來預測程序返回地址以用于指令預取的返回堆棧電路，其中返回堆棧控制器確定與給定返回指令相關聯的返回層級數目，并將所述數目的返回地址從所述返回堆棧上托。將多個返回地址從所述返回堆棧上托允許所述處理器預取連續程序調用串中的初始...

當發現管線處理器中的分支誤預測時，如果誤預測的分支指令不是管線中最后未提交的指令，那么將檢查較早的未提交指令是否對長等待時間操作具有依賴性。如果發現有此類指令，那么將從所述管線中沖洗所有未提交的指令，而無需等待解決依賴性。校正分支預測，...

在指令執行管線中，預測存儲器存取指令的未對準。基于所述預測，在所述存儲器存取指令的有效地址產生之前，在所述管線中產生額外微操作。所述額外微操作存取越過預定地址邊界的存儲器。預測所述未對準且在所述管線中早期產生微操作確保足夠的管線控制資源...

開關矩陣系統中的一種仲裁器通過以大于總線頻率的頻率操作而在單個總線頻率時鐘循環中對多個總線事務請求進行仲裁。這允許用一個仲裁邏輯實例在單個總線頻率時鐘循環中進行兩個或兩個以上仲裁操作。所述仲裁器可針對兩個或兩個以上從屬裝置進行仲裁，或者...

本發明揭示用于確保指令的同步預解碼的技術。指令串含有來自可變長度指令集的指令和內嵌數據。一種技術包含將一區組界定為等于所述指令集中的最小長度指令，和將組成所述指令集中最長長度指令的區組的數目界定為ＭＡＸ。所述技術進一步包含當將程序編譯或...

一種處理器包含例如取出級和解碼級等共用指令解碼前端和一組異質處理管線。較低性能管線具有較少級，且可利用較低速度／功率電路。較高性能管線具有較多級，且利用較快電路。所述管線共享其它處理器資源，例如指令高速緩沖存儲器、寄存器文件堆棧、數據高...

檢測終止代碼循環的條件分支指令，且防止分支歷史寄存器（ＢＨＲ）更新以存儲循環結束分支評估。這防止實施循環迭代的分支從所述ＢＨＲ中取代其它分支評估歷史。可通過編譯器使用特定類型分支指令或在循環結束分支指令的操作碼中插入指示位來靜態地檢測所...

許多處理器結構包括采取堆棧寄存器文件形式的寄存器，以用于保持在執行處理操作期間使用的數據。如本文所教示，形成所述堆棧的物理寄存器被組織成庫。根據滿足寄存器分派需求的需要，激活和去激活所述庫中的一者或一者以上。