公開了一種系統，包括第一通信電路(110)，其使用第一通信協議通過第一數據端口(112)傳送數據(302、304)。所述系統還包括第二通信電路(130、340)，其使用第二通信協議通過第二數據端口(132)傳送數據。第二通信協議以讀取和...

本申請涉及一種用于耦接源同步接口的控制設備和方法，所述源同步接口具有數據總線和源時鐘。在一個例子中，控制設備(104)包括數據路徑(322)、時鐘路徑(324)、多路復用電路(315)和校準單元(302)。數據路徑包括數據延時單元(31...

在一種大體涉及啟動多個發送器(190)的方法中，為具有相應數據緩沖器(121)的多個發送器(190)中的每一個啟動一個序列。響應于執行所述序列，為每個數據緩沖器(121)設置延遲。所述序列包括：獲取與讀時鐘信號(106)相關聯的讀地址(...

在一個示例中，存儲器控制裝置(104)包括輸出電路(310)、輸出延遲單元(312)和寫入均衡控制器(302)。所述輸出電路被耦接以向具有多個列的同步動態隨機存取存儲器(SDRAM)系統(106)提供包括數據信號或數據選通信號的輸出信號...

本申請公開了用于在多通道交換網絡中選擇用于路由信號的通道的方法和系統。在示例性實施例中，確定能夠通過所述多通道交換網絡中的一個通道一起路由的信號對。生成模型圖表，所述模型圖表具有各自的頂點，所述頂點用于所述信號中的每一個。所述模型圖表還...

本申請公開了用于時鐘數據恢復的裝置以及接收器。在一個實施例中，一種用于CDR的裝置包括至少一個數據寄存器，至少一個邊沿寄存器，其具有與至少一個數據寄存器的輸出耦接的輸入，以及相位檢測器，其具有與至少一個數據寄存器的輸出與至少一個邊沿寄存...

一種器件，包括：半導體襯底；在所述半導體襯底上的可編程邏輯器件；配電網絡，所述配電網絡包括在所述半導體襯底上的至少一個電壓調節器；以及電源管理總線，其用于在所述至少一個電壓調節器和所述可編程邏輯器件之間進行通信。所述可編程邏輯器件包括處...

提供了具有加強蓋板的堆疊硅封裝組件。在一個實施例中，提供的芯片封裝包括第一IC裸片、封裝基底、蓋板和加強件。所述第一IC裸片被耦接至所述封裝基底。所述加強件被耦接至所述封裝基底，并且包圍所述第一IC裸片。所述蓋板具有第一表面和第二表面。...

本實用新型描述了一種用于使均衡電路能夠自適應的電路。所述電路包括：連續時間線性均衡器，其被配置為接收輸入數據信號，并生成均衡的輸入數據信號；判決電路，其被配置為接收所述均衡的輸入數據信號，其中所述判決電路生成所述輸入數據信號的估計；信道...

一種用于在集成電路中提供電壓電平移位的電路，其包括：反相器(610)，其具有被耦接來接收具有第一電壓電平(VDDL)的輸入信號；輸出級(618)，其具有與第二晶體管(622)串聯耦接的第一晶體管(620)；以及位于第一晶體管與第二晶體管...

在示例性的實施例中，一種集成電路(IC)(102)，包括：多個晶體管(122)，其被設置在所述IC的裸片上的多個位置(120)中；導體(124)，其被耦接至所述多個晶體管中的每一個的端子；數模轉換器(DAC)(108)，其被耦接至所述導...

描述了模數轉換電路。該模數轉換電路包括放大器電路，其用于在與第一放大器電流通路關聯的第一放大器輸入以及與第二放大器電流通路關聯的第二放大器輸入處接收差分模擬輸入信號的放大器電路，以及在與第一放大器電流通路關聯的第一放大器輸出以及與第二放...

在一實施例中，一種對第一和第二微處理器(102、104)之間的存儲器進行管理的電路(100)，第一和第二微處理器中的每一個均被耦接至控制電路(106)，該電路包括：第一和第二存儲器電路(112、114)；和開關電路(110)，其被耦接至...

可編程延遲電路塊100包括具有輸入級102，所述輸入級102具有級聯輸入112和時鐘輸入114，其中輸入級102傳遞在級聯輸入112處接收的信號或在時鐘輸入114處接收的信號。可編程延遲電路塊100還可以包括延遲塊104，所述延遲塊10...

本申請涉及用于自適應光信道補償的系統和方法。在大體涉及自適應光信道補償的系統中，自適應模塊(100)包括分析模塊(115)，其被耦接以接收第一數據信號(101)和第二數據信號(102)，并且被耦接以提供第一信息和第二信息。比較模塊(11...

一種用于可編程集成電路(IC)(100)的示例性互連電路(200)包括被耦接以從可編程IC中的節點(204)接收的輸入端子(218?1)，被耦接以向所述可編程IC中的另一節點(208)發送的輸出端子(220)，被耦接以從所述可編程IC的...

處理子系統被配置為執行程序，所述程序使用一組虛擬存儲器地址以引用用于存儲所述程序的變量的存儲器位置。可編程邏輯子系統被配置為實現配置數據流中指定的一組I/O電路，每個I/O電路具有相應的ID并被配置為訪問一個變量。存儲器管理電路被配置為...

公開的裝置包括處理子系統(110/240)，其具有多個處理器電路和中斷控制電路。所述中斷控制電路(114/242)被配置成：響應于外圍中斷，通過所述多個處理器電路中的至少一個以開始執行通過所述外圍中斷指示的任務。所述處理子系統(110/...

本公開提供了用于在異構多處理器系統(100)中處理處理器間中斷(IPI)的設備和方法。此處提供的可擴展IPI機制需要最少的邏輯，并且可以用于異構處理器間(諸如應用處理器、實時處理器和FPGA加速器間)的通信。這種機制在邏輯面積和可編程復...

在一個示例中，集成電路(IC)(100)中的一個電容器(120)包括：第一指狀電容器(104a)，形成于IC至少一層(M6到M8)中，其具有第一總線(202a)和第二總線(204a)；第二指狀電容器(104b)，形成于IC的所述至少一層...