一種正交時(shí)鐘校正(QCC)電路，包括：第一對時(shí)鐘校正電路(304i，3042)，其分別輸出四相時(shí)鐘信號(122)的同相時(shí)鐘信號和反相時(shí)鐘信號(cki，cki_b)；第二對時(shí)鐘校正電路(3043，3044)其分別輸出四相時(shí)鐘信號(122)...

本文中的實(shí)施例描述了使用庫(130)將神經(jīng)網(wǎng)絡(luò)應(yīng)用(120)與神經(jīng)網(wǎng)絡(luò)加速器(165)接合的技術(shù)。神經(jīng)網(wǎng)絡(luò)應(yīng)用(120)可以在主機(jī)計(jì)算系統(tǒng)(105)上執(zhí)行，而神經(jīng)網(wǎng)絡(luò)加速器(165)可以在大規(guī)模并行硬件系統(tǒng)(例如，F(xiàn)PGA(150))上...

本公開的實(shí)施例涉及電子器件裝置。本文中描述的示例提供了一種具有用于散熱的多個(gè)導(dǎo)熱路徑的電子器件裝置。在示例中，一種電子器件裝置包括封裝件，該封裝件包括附接到封裝基板的管芯。該電子器件裝置還包括：被設(shè)置在管芯周圍并且在封裝基板上的環(huán)形加強(qiáng)...

在所公開的用于在神經(jīng)網(wǎng)絡(luò)系統(tǒng)中進(jìn)行處理的方法和系統(tǒng)中，主機(jī)計(jì)算機(jī)系統(tǒng)(402)將與神經(jīng)網(wǎng)絡(luò)的多個(gè)層相關(guān)聯(lián)的多個(gè)權(quán)重矩陣寫入(602)到與神經(jīng)網(wǎng)絡(luò)加速器(238)共享的存儲器(226)中。主機(jī)計(jì)算機(jī)系統(tǒng)還將多個(gè)每層指令組裝(610)為指令...

至少一個(gè)神經(jīng)網(wǎng)絡(luò)加速器(238)對輸入數(shù)據(jù)集執(zhí)行神經(jīng)網(wǎng)絡(luò)的第一層子集的操作，生成中間數(shù)據(jù)集，并且將中間數(shù)據(jù)集存儲在共享存儲器(612)中的共享存儲器隊(duì)列(614)中。主機(jī)計(jì)算機(jī)系統(tǒng)(402)的第一處理器元件(602)向神經(jīng)網(wǎng)絡(luò)加速器提供...

本公開涉及一種裸片至裸片的通信方案。這里所描述的示例提供了集成電路(IC)裸片之間的通信方案。在一個(gè)示例中，IC封裝件包括第一IC裸片和第二IC裸片。第一IC裸片包括被配置為實(shí)現(xiàn)編碼通信的編碼器/解碼器。第二IC裸片包括被配置為實(shí)現(xiàn)未編...

本公開的實(shí)施例涉及高密度基板和具有高密度基板的堆疊式硅封裝組件。提供了具有一種用于芯片封裝組件的高密度布線的改進(jìn)的互連基板、具有高密度基板的芯片封裝組件及其制造方法，其利用具有被設(shè)置在低密度布線區(qū)域上的高密度布線區(qū)域的基板。在一個(gè)示例中...

一種用于將圖像數(shù)據(jù)格式化成圖像樣本的多個(gè)流的示例預(yù)處理器電路包括：第一緩沖器(705)，被配置成存儲圖像數(shù)據(jù)(802)的多個(gè)行(814)并且輸出多個(gè)行中的一行；第二緩沖器(708)，耦合到第一緩沖器(705)，包括多個(gè)存儲位置(709)...

一種示例集成電路(IC)封裝包括：布置在基板(118)上的處理系統(tǒng)(104)和可編程IC(106)，處理系統(tǒng)通過基板的互連(112)耦合到可編程IC；處理系統(tǒng)包括耦合到環(huán)形互連(210)的部件(202…208)，部件包括處理器(202)...

一個(gè)示例數(shù)字時(shí)間轉(zhuǎn)換器(DTC)(102)包括：延遲鏈電路(301)，具有順序耦合的多個(gè)延遲單元(302)，延遲鏈電路包括用于接收第一時(shí)鐘信號的第一輸入(F

一種神經(jīng)網(wǎng)絡(luò)系統(tǒng)[圖6,600]，其包括輸入層[圖6,204?0]、一個(gè)或多個(gè)隱藏層[圖6,204?1,204?2]和輸出層[圖6,204?(N?1)]。輸入層接收包括批次序列的訓(xùn)練集[圖6,220]并向其后一層[圖6,204?1]提供...

公開了一種涉及電壓調(diào)節(jié)的裝置和方法。在該裝置上，一種集成電路(100，200)包括具有第一增益的第一差分運(yùn)放(120)，第一差分運(yùn)放被配置為接收參考電壓(106)和反饋電壓(141)。具有小于第一增益的第二增益的第二差分運(yùn)放(110)，...

本發(fā)明公開了一種神經(jīng)網(wǎng)絡(luò)編譯方法、系統(tǒng)及相應(yīng)異構(gòu)計(jì)算平臺。該方法包括：獲取經(jīng)訓(xùn)練的NN模型；將經(jīng)訓(xùn)練的NN模型輸入NN編譯器，以生成包括與所述NN模型相對應(yīng)的圖結(jié)構(gòu)信息的NN二進(jìn)制文件。由此實(shí)現(xiàn)運(yùn)行時(shí)的圖優(yōu)化。進(jìn)一步地，上述圖結(jié)構(gòu)信息可...

公開了在服務(wù)于存儲事務(wù)時(shí)的服務(wù)質(zhì)量控制方法，其包括：當(dāng)請求器電路正在主動發(fā)送存儲事務(wù)到片上系統(tǒng)SOC的存儲控制器(104)時(shí)，通過設(shè)置在SOC上的服務(wù)質(zhì)量管理QM電路(116)定期地從設(shè)置在SOC上的請求器電路(106,108,110,...

示例接收機(jī)包括：焊盤分離器電路(304)，被耦合至焊盤(302)，焊盤分離器電路被配置為生成第一邏輯信號(pad_top)和第二邏輯信號(pad_bot)；寬范圍接收機(jī)(306)，被耦合至焊盤分離器電路以接收第一邏輯信號和第二邏輯信號，...

描述了一種用于在集成電路設(shè)備中存儲數(shù)據(jù)的電路。該電路包括：反相器，該反相器包括第一晶體管、第一輸出、第二晶體管和第二輸出，第一晶體管具有被配置為接收輸入數(shù)據(jù)的第一柵極，第一輸出被配置為生成第一反相數(shù)據(jù)輸出，第二晶體管具有被配置為接收輸入...

優(yōu)化具有多個(gè)層的神經(jīng)網(wǎng)絡(luò)的示例方法包括：獲得(302)用于實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)的推理平臺的電路系統(tǒng)的架構(gòu)約束；在訓(xùn)練平臺上訓(xùn)練(304)神經(jīng)網(wǎng)絡(luò)以生成用于多個(gè)層的網(wǎng)絡(luò)參數(shù)和特征映射；以及基于架構(gòu)約束來約束(306)網(wǎng)絡(luò)參數(shù)、特征映射或其兩者。

網(wǎng)絡(luò)接口設(shè)備。網(wǎng)絡(luò)接口設(shè)備包括被配置為一個(gè)接一個(gè)地處理數(shù)據(jù)流的多個(gè)組件?？刂平M件被配置為在數(shù)據(jù)流中提供一個(gè)或更多個(gè)控制消息，所述一個(gè)或更多個(gè)控制消息被一個(gè)接一個(gè)地提供給所述多個(gè)組件，從而改變所述多個(gè)組件中的一個(gè)或更多個(gè)組件的配置。

網(wǎng)絡(luò)接口設(shè)備和方法。一種網(wǎng)絡(luò)接口設(shè)備包括集成電路器件，該集成電路器件包括至少一個(gè)處理器。網(wǎng)絡(luò)接口設(shè)備包括存儲器。集成器件被配置為執(zhí)行關(guān)于所述存儲器中存儲的數(shù)據(jù)的至少一部分的函數(shù)。

本文中的實(shí)施例描述了用于在數(shù)據(jù)庫加速器(145)中準(zhǔn)備和執(zhí)行與數(shù)據(jù)庫查詢相關(guān)的任務(wù)的技術(shù)。在一個(gè)實(shí)施例中，數(shù)據(jù)庫加速器(145)與主機(jī)CPU(115)分離。數(shù)據(jù)庫管理系統(tǒng)(DBMS)(120)可以將與數(shù)據(jù)庫查詢相對應(yīng)的任務(wù)卸載到數(shù)據(jù)庫加...